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        混合信號(hào)IC設(shè)計(jì)流程培訓(xùn)
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Cadence IC開(kāi)班時(shí)間:2025年6月9日....--即將開(kāi)課--........................(歡迎您垂詢,視教育質(zhì)量為生命!)
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               混合信號(hào)IC設(shè)計(jì)流程培訓(xùn)

第一階段

1. 半導(dǎo)體和半導(dǎo)體器件基礎(chǔ)
  1.1 半導(dǎo)體及其基本特性
   1.1.1 半導(dǎo)體導(dǎo)電性的特點(diǎn)
   1.1.2 半導(dǎo)體的導(dǎo)電機(jī)理
   1.1.3 空穴的導(dǎo)電作用
   1.1.4 能帶圖
  1.2 雜質(zhì)對(duì)半導(dǎo)體導(dǎo)電性能的影響
   1.2.1 施主雜質(zhì)和N型半導(dǎo)體
   1.2.2 受主雜質(zhì)和P型半導(dǎo)體
   1.2.3 多數(shù)載流子和少數(shù)載流子
   1.2.4 雜質(zhì)的補(bǔ)償作用
  1.3 半導(dǎo)體的電阻率
   1.3.1 半導(dǎo)體的電阻率的公式
   1.3.2 電阻率和雜質(zhì)濃度的關(guān)系
   1.3.3 電阻率隨濕度的變化
  1.4 非平衡載流子
   1.4.1 非平衡載流子的產(chǎn)生和復(fù)合
   1.4.2 擴(kuò)散電流
  1.5 PN結(jié)
   1.5.1 平衡PN結(jié)
   1.5.2 PN結(jié)的正向特性
   1.5.3 PN結(jié)的反向特性
   1.5.4 PN結(jié)的擊穿
  1.6 MOS場(chǎng)效應(yīng)晶體管
   1.6.1 MOS場(chǎng)效應(yīng)晶體管的結(jié)構(gòu)及工作原理
   1.6.2 MOS場(chǎng)效應(yīng)晶體管的直流特性
  1.7 雙極型晶體管
   1.7.1 雙極型晶體管的基本結(jié)構(gòu)
   1.7.2 晶體管的電流傳輸
   1.7.3 晶體管的特性參數(shù)
  1.8 習(xí)題
1. 半導(dǎo)體集成電路
  1.1 集成電路的發(fā)明和發(fā)展
   1.1.1 集成電路的發(fā)明
   1.1.2 集成電路的發(fā)展
   1.1.3 集成電路的未來(lái)發(fā)展趨勢(shì)
  1.2 集成電路的未來(lái)發(fā)展趨勢(shì)
   1.2.1 按器件結(jié)構(gòu)類型分類
   1.2.2 按電路功能分析
  1.3 CMOS集成電路
   1.3.1 CMOS集成電路的特點(diǎn)
   1.3.2 CMOS數(shù)字電路
   1.3.3 CMOS模擬電路
  1.4 集成電路設(shè)計(jì)簡(jiǎn)介
   1.4.1 設(shè)計(jì)途徑
   1.4.2 設(shè)計(jì)要求
   1.4.3 層次化設(shè)計(jì)方法

2. 集成電路制造工藝
  2.1 氧化
   2.1.1 二氧化硅(SiO2)的性質(zhì)及作用
   2.1.2 熱氧化生長(zhǎng)SiO2
  2.2 光刻與刻蝕
   2.2.1 光刻工藝流程
   2.2.2 光刻膠的基本屬性
  2.3 摻雜
   2.3.1 擴(kuò)散 
   2.3.2 離子注入
  2.4 淀積
   2.4.1 物理氣相淀積
   2.4.2 化學(xué)氣相淀積
  2.5 接觸與互連
  2.6 CMOS工藝主要流程

實(shí)驗(yàn):
實(shí)驗(yàn)一、Virtuoso Schematic Editor實(shí)戰(zhàn)演練
實(shí)驗(yàn)?zāi)康模赫莆针娫韴D(schematic)設(shè)計(jì)輸入方法。


第二階段
3. UNIX操作系統(tǒng)和Cadence軟件
3.1 UNIX操作系統(tǒng)基礎(chǔ)
3.1.1 有關(guān)目錄的操作
3.1.2 有關(guān)文件操作
3.1.3 文件存取權(quán)限
3.1.4 命令處理
3.1.5 使用vi
3.1.6 Linux操作系統(tǒng)簡(jiǎn)介
3.2 Cadence軟件
3.2.1 EDA廠商簡(jiǎn)介
3.2.2 Cadence軟件概述
3.3 電路圖的輸入
3.3.1 建立新庫(kù)
3.3.2 電路圖編輯窗
3.3.3 電路圖的輸入
3.3.4 電路圖的層次化設(shè)計(jì)
4. CMOS集成電路的版圖
4.1 MOS場(chǎng)效應(yīng)晶體管的版圖實(shí)現(xiàn)
4.1.1 單個(gè)MOS管的版圖實(shí)現(xiàn)
4.1.2 MOS管陣列的版圖實(shí)現(xiàn)
4.2 版圖設(shè)計(jì)規(guī)則
4.2.1 概述
4.2.2 1.5μm硅柵CMOS設(shè)計(jì)規(guī)則
4.3 版圖系統(tǒng)的設(shè)置
4.3.1 建立版圖庫(kù)
4.3.2 對(duì)層選擇窗進(jìn)行設(shè)置
4.3.3 版圖編輯窗的設(shè)置
4.3.4 使用Option菜單進(jìn)行版圖編輯窗
實(shí)驗(yàn):
實(shí)驗(yàn)二、 Spectre Simulation實(shí)戰(zhàn)演練
實(shí)驗(yàn)?zāi)康模赫莆针娐诽匦苑抡娣椒?/strong>
第三階段
4. CMOS集成電路的版圖
4.1 MOS場(chǎng)效應(yīng)晶體管的版圖實(shí)現(xiàn)
4.1.1 單個(gè)MOS管的版圖實(shí)現(xiàn)
4.1.2 MOS管陣列的版圖實(shí)現(xiàn)
4.2 版圖設(shè)計(jì)規(guī)則
4.2.1 概述
4.2.2 1.5μm硅柵CMOS設(shè)計(jì)規(guī)則
4.3 版圖系統(tǒng)的設(shè)置
4.3.1 建立版圖庫(kù)
4.3.2 對(duì)層選擇窗進(jìn)行設(shè)置
4.3.3 版圖編輯窗的設(shè)置
4.3.4 使用Option菜單進(jìn)行版圖編輯窗
5.版圖的建立
5.1 設(shè)置輸入層
5.2 屏幕顯示畫圖區(qū)
5.3 建立幾何圖形
5.4 版圖的編輯
5.4.1 設(shè)置層的可視性
5.4.2 測(cè)量距離或長(zhǎng)度
5.5.3 圖形顯示
5.5.4 選擇目標(biāo)
5.5.5 改變圖形的層次
5.5.6 加標(biāo)記
5.6 棍棒圖
5.7 版圖設(shè)計(jì)方法概述
5.7.1 版圖設(shè)計(jì)方法
5.7.2 層次化設(shè)計(jì)
實(shí)驗(yàn):
實(shí)驗(yàn)三、 Virtuoso Layout Editor實(shí)戰(zhàn)演練
實(shí)驗(yàn)?zāi)康模菏褂肊DA工具進(jìn)行版圖設(shè)計(jì)。
第四階段

6. 版圖驗(yàn)證
6.1 概述
6.1.1 版圖驗(yàn)證的項(xiàng)目
6.1.2 Cadence的版圖驗(yàn)證工具
6.1.3 版圖驗(yàn)證過(guò)程簡(jiǎn)介
6.2 DivaDRC規(guī)則文件的建立
6.3 Dracula規(guī)則文件
6.3.1 Dracula規(guī)則文件的結(jié)構(gòu)
6.3.2 建立Dracula規(guī)則文件
6.3.3 Dracula規(guī)則文件至Diva規(guī)則文件的轉(zhuǎn)換
6.4 運(yùn)行Diva DRC
6.5 運(yùn)行Dracula DRC
6.5.1 驗(yàn)證步驟
6.5.2 結(jié)果分析
6.6 運(yùn)行Dracula LVS
6.6.1 LVS原理
6.6.2運(yùn)行過(guò)程
6.6.3輸出報(bào)告解讀
6.6.4錯(cuò)誤的糾正
6.7關(guān)于ERC

7. 外圍器件及阻容元件設(shè)計(jì)
7.1 特殊尺寸器件的版圖設(shè)計(jì)
7.1.1 大尺寸器件
7.1.2 倒比管
7.2.電阻、電容及二極管的版圖設(shè)計(jì)
7.2.1 MOS集成電路中的電阻
7.2.2 MOS集成電路中的電容器
7.2.3 集成電路中的二極管
7.3 CMOS集成電路的靜電放電保護(hù)電路
7.4 壓焊塊的版圖設(shè)計(jì)
7.5 電源和地線的設(shè)計(jì)
7.5.1電源和地線在外圍的分布框架
7.5.2電源和地線在內(nèi)部的分布

實(shí)驗(yàn):
實(shí)驗(yàn)四、Diva Interactive Verification
實(shí)驗(yàn)?zāi)康模赫莆誅RC和LVS驗(yàn)證方法
第五階段

7. 外圍器件及阻容元件設(shè)計(jì)
7.1 特殊尺寸器件的版圖設(shè)計(jì)
7.1.1 大尺寸器件
7.1.2 倒比管
7.2.電阻、電容及二極管的版圖設(shè)計(jì)
7.2.1 MOS集成電路中的電阻
7.2.2 MOS集成電路中的電容器
7.2.3 集成電路中的二極管
7.3 CMOS集成電路的靜電放電保護(hù)電路
7.4 壓焊塊的版圖設(shè)計(jì)
7.5 電源和地線的設(shè)計(jì)
7.5.1電源和地線在外圍的分布框架
7.5.2電源和地線在內(nèi)部的分布

8. 模擬和雙極型集成電路的版圖設(shè)計(jì)
8.1 模擬CMOS集成電路
8.1.1 模擬集成電路和數(shù)字集成電路的比較
8.1.2 MOS器件的對(duì)稱性
8.1.3 無(wú)源元件
8.1.4 連線
8.1.5 靜電放電保護(hù)
8.1.6 襯底耦合
8.2 鋁柵CMOS集成電路
8.2.1 鋁柵CMOS集成電路的版圖計(jì)
8.2.2 鋁柵CMOS集成電路版圖實(shí)例
8.3 雙極型集成電路
8.3.1 雙極型晶體管的版圖圖形
8.3.2 雙極型集成電路版圖設(shè)計(jì)的原則和步驟

實(shí)驗(yàn):
實(shí)驗(yàn)五、Active HDL調(diào)試、仿真Verilog HDL
實(shí)驗(yàn)?zāi)康模菏煜ctive HDL仿真軟件的使用,初步掌握利用Verilog HDL設(shè)計(jì)數(shù)字系統(tǒng)的基本步驟。
實(shí)驗(yàn)六 NC-Verilog Simulator實(shí)驗(yàn)
實(shí)驗(yàn)?zāi)康模篘C_verilog仿真器的使用,包括編譯、運(yùn)行和仿真。
第六階段
9. 版圖設(shè)計(jì)技巧和實(shí)例
9.1 人工全定制版圖設(shè)計(jì)方法
9.2 常用版圖設(shè)計(jì)技巧
9.3 版圖實(shí)例
9.3.1 CMOS門電路
9.3.2 CMOS SRAM單元及陣列
9.3.3 CMOS D觸發(fā)器
9.3.4 CMOS放大器
9.3.5 雙極集成電路
實(shí)驗(yàn):
實(shí)驗(yàn)七 Ambit BuildGates邏輯綜合實(shí)驗(yàn)
實(shí)驗(yàn)?zāi)康模築uildGates邏輯綜合方法,靜態(tài)時(shí)序分析。
實(shí)驗(yàn)八、Silicon Ensemble 布局布線
實(shí)驗(yàn)?zāi)康模?br> 學(xué)習(xí)使用Silicon Ensemble進(jìn)行系統(tǒng)級(jí)約束布局布線。
 
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南京培訓(xùn)基地

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武漢培訓(xùn)基地

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.(2014年7月11).......................................................................................
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