課程大綱：FPGA培訓(xùn)
目前無論FPGA還是CPLD的主流設(shè)計方法都是使用硬件描述語言(通常是verilog或者VHDL)進行，讓后借助EDA工具完成編譯、布局布線。實際設(shè)計中很少使用原理圖方式去搭邏輯電路。因此來說FPGA的學(xué)習(xí)難度和CPLD的學(xué)習(xí)難度是一樣。區(qū)別在于FPGA的邏輯資源比CPLD的邏輯資源多得多，F(xiàn)PGA可以實現(xiàn)比較復(fù)雜的邏輯設(shè)計和信號處理算法，CPLD一般用于簡單的邏輯設(shè)計。所以建議你從FPGA學(xué)起，這樣對以后的工作比較有幫助。
隨著科技的發(fā)展，技術(shù)提高產(chǎn)品性能要求越來越高，近幾年可編程的門陣列（FPGA）技術(shù)發(fā)展迅速，其高度的靈活性，使其在通信、數(shù)據(jù)處理、網(wǎng)絡(luò)、儀器、工業(yè)控制、軍事和航空航天等領(lǐng)域得到越來越廣泛的應(yīng)用。在數(shù)字IC設(shè)計領(lǐng)域，前端驗證工作一般都是用FPGA完成的，因此FPGA工程師也是IC設(shè)計公司迫切需要的人才。FPGA/IC邏輯設(shè)計開發(fā)已經(jīng)成為當(dāng)前有發(fā)展前途的行業(yè)之一，特別是熟悉硬件構(gòu)架的FPGA系統(tǒng)工程師
第一階段
課程主要幫助學(xué)員了解FPGA系統(tǒng)設(shè)計的基礎(chǔ)知識，掌握FPGA小系統(tǒng)硬件電路設(shè)計方法，學(xué)會操作QuartusII軟件來完成FPGA的設(shè)計和開發(fā)。
第二階段
熟練掌握硬件描述語言(VerilogHDL)是FPGA工程師的基本要求。通過本節(jié)課程的學(xué)習(xí)，學(xué)員可以了解目前流行的VerilogHDL語言的基本語法，掌握VerilogHDL語言中常用的基本語法。通過本節(jié)課程學(xué)習(xí)，學(xué)員可以設(shè)計一些簡單的FPGA程序，掌握組合邏輯和時序邏輯電路的設(shè)計方法。通過實戰(zhàn)訓(xùn)練，學(xué)員可以對VerilogHDL語言有更深入的理解和認識。
第三階段
雖然利用第二階段課程學(xué)到的HDL基本語法可以完成大部分的FPGA功能，但相對復(fù)雜的FPGA系統(tǒng)設(shè)計中，如果能夠合理的應(yīng)用VerilogHDL的高級語法結(jié)構(gòu)，可以達到事半功倍的效果。通過第三天課程的學(xué)習(xí)，學(xué)員可以掌握任務(wù)（TASK），函數(shù)（FUNCTION）和有限狀態(tài)機（FSM）的設(shè)計方法，可以更好的掌握FPGA的設(shè)計技術(shù)。此外，本節(jié)課程還介紹了QuartusII軟件的兩個常用的高級工具－SignalTAP和LogicLock，可以提高FPGA設(shè)計和調(diào)試的效率。
第四階段
隨著FPGA芯片的性能和密度不斷提高,基于FPGA的SOPC系統(tǒng)正在逐漸成熟并且在很多領(lǐng)域得到了應(yīng)用。第四階段課程主要給學(xué)員介紹Altera公司基于NIOSII軟核的SoPC系統(tǒng)設(shè)計流程和方法。通
過硬件開發(fā)板上的SoPC系統(tǒng)設(shè)計實驗，學(xué)員能夠體會SoPC技術(shù)給系統(tǒng)設(shè)計帶來的靈活性。后通過FPGA綜合設(shè)計實驗，學(xué)員完成對四天學(xué)習(xí)內(nèi)容的回顧和總結(jié)。
第五階段
Alter的IP工具
1IP的概念、Alter的IP
1.1IP的概念
1.2Alter可提供的IP
1.3AlterIP在設(shè)計中的作用
2.使用Alter的基本宏功能、定制基本的宏功能
2.1定制基本宏功能
2.2實現(xiàn)基本宏功能
2.3設(shè)計實例
3.使用Alter的IP核
3.1定制IP核
3.2實現(xiàn)IP核
3.3設(shè)計實例
加入高級會員獲得助教答疑
