第一部分

Zynq 平臺簡介和環(huán)境設(shè)置

目標(biāo)：配置 Zynq-7000 平臺和 MATLAB 環(huán)境。

·?Zynq-7000 簡介

·?設(shè)置 Zynq 平臺和軟件

·?配置 MATLAB 環(huán)境

·?測試與 Zynq 硬件的連接性

介紹 Embedded Coder 和 HDL Coder

目標(biāo)：配置 Simulink 模型用于嵌入式代碼生成并且有效分析生成的代碼。

·?嵌入式應(yīng)用架構(gòu)

·?生成 ERT 代碼

·?代碼模塊

·?生成代碼的數(shù)據(jù)結(jié)構(gòu)

·?Simulink 模型的 HDL 代碼生成設(shè)置

·?使用 HDL Workflow Advisor

IP 核的生成和部署

目標(biāo)：使用 HDL Workflow Advisor 配置 Simulink 模型，生成和編譯 HDL 和 C 代碼，并把代碼部署到 Zynq 平臺。

·?為可編程邏輯配置子系統(tǒng)

·?配置目標(biāo)接口和外設(shè)

·?生成 IP 核并且與 SDK 集成

·?建立和部署 FPGA 位流文件

·?生成和部署軟件接口模型

·?外部模式參數(shù)標(biāo)定

第二部分

使用 AXI4 接口

目標(biāo)：在處理系統(tǒng)和可編程邏輯數(shù)據(jù)通信中使用不同的 AXI 接口。

·?AXI 接口簡介

·?AXI4-Lite 應(yīng)用

·?使用 AXI4 流

·?AXI4 性能考慮

處理器在環(huán)驗證

目標(biāo)：使用處理器在環(huán)驗證 Zynq 平臺算法并且在生成算法中分析執(zhí)行時間。

·?Zynq 中處理器在環(huán)(PIL) 工作流程

·?使用模型引用進(jìn)行 PIL 驗證

·?PIL 代碼執(zhí)行分析

·?PIL 考慮因素

第三部分

實(shí)時應(yīng)用的數(shù)據(jù)接口

目標(biāo)：使用UDP 接口傳輸 Simulink 和 Zynq 平臺實(shí)時應(yīng)用的數(shù)據(jù)。

·?數(shù)據(jù)接口簡介

·?配置 UDP 模塊用于數(shù)據(jù)流

·?同步 Simulink 和 Zynq 數(shù)據(jù)

·?與 AXI 流的數(shù)據(jù)接口

·?分區(qū)設(shè)計

·?數(shù)據(jù)接口考慮因素

集成設(shè)備驅(qū)動

目標(biāo)：開發(fā)設(shè)備驅(qū)動接口集成處理系統(tǒng)（PS）外設(shè)。

·?開發(fā)設(shè)備驅(qū)動流程

·?使用 Legacy Code Tool

·?GPIO 接口

·?交叉編譯設(shè)備驅(qū)動

第四部分

定制參考設(shè)計

目標(biāo)：為 Vivado 創(chuàng)建和打包可重用的 IP，注冊自定制板子和參考設(shè)計。

·?定制參考設(shè)計的目的

·?創(chuàng)建 Vivado 的可重用 I

·?參考設(shè)計簡介

·?定制參考設(shè)計

·?注冊板和定制參考設(shè)計